• 设计和开发复杂的IP模块，确保满足产品规格和性能要求。
• 参与IP级别的架构规划和设计评审，制定设计方案和规格文档。
• 负责IP模块的RTL设计、实现、仿真验证和综合优化，关注PPA（性能、功耗、面积）。
• 参与IP级别验证计划，编写验证测试集和收集功能覆盖率。
• 解决设计和验证过程中的问题，并优化IP模块的性能和功耗。
• 与验证团队协作完成Block级和Top级验证工作。
• 电子工程、计算机工程或相关专业本科及以上学历。
• 3年以上ASIC设计相关经验，熟悉数字IC设计流程。
• 精通Verilog/SystemVerilog硬件描述语言。
• 熟悉FPGA或ASIC设计流程，包括设计、仿真、综合和验证。
• 熟练使用Cadence或Synopsys等EDA工具进行RTL设计、实现和仿真验证，并具备独立解决技术问题的能力。
• 熟悉Linux系统，掌握至少一种脚本语言（如Python/Shell/Tcl/Perl等）。
• 具备良好的问题解决能力、团队合作意识和沟通表达能力。
• 有复杂IP开发经验者优先，例如PCIE、以太网、AMBA总线、ARM、RISC-V、DDR、MIPI、NOC、SERDES等。
加分项： 有CPU IP 设计开发经验优先。
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